楔子
数位电路应用的风行，起於1972年中期所发生的一次电子革命－一种称为TTL（Transistor-Transistor Logic）的标准化逻辑元件面市。在数位电路的发展史上，工程师第一次能以肥蠯宜的价格，买到一组标准逻辑闸（logic gates），用以进行电路的组装及验证。自此，数位电路设计进入了所谓的逻辑闸层次设计（gate-level design）时代。
在此之前，姑且称之为电晶体层次设计（transistor-level design）时代，从事数位电路设计著实是一件麻烦事。您都以电晶体、电阻及二极体等离散元件组合成各种“土制的”逻辑闸，之後再利用它们组装成您需要的数位电路。由於，离散元件的电器特性并不十分稳定，这导致诸如扇出（fan-in）、扇入（fan-out）及杂讯（noise）等问题变得难以掌控；调教这些“土制的”逻辑闸实在是旷日费时，经常让工程师们非常头痛，也因此使得数位化的脚步变得相当缓慢。
TTL的推出，的确为数位化发展跨出了一大步；自此，逻辑元件设计便与数位电路设计分了家。逻辑元件设计者，专心致力於提供性能更加优异的逻辑闸，而数位电路工程师 ，则只须专注在数位电路的逻辑分析即可。这使得数位电路的设计变得非常方便、经济；在某些方面，它甚至比传统类比电路更便宜、更好用。
然而，由於积体电路的制程技术不断地进步，这使得电路数位化的脚步越来越快。自从制程技术迈入次微米时代之後，Syatem-on-a-Chip的观念日趋受到重视，今日设计复杂的ASIC，其逻辑闸的使用数目，及怪瓳频率不断增加的结果，导致以传统徒手将逻辑闸一个个组合的设计分析方式已不敷使用。相信读者们都有使用过OrCAD等工具，发展数位电路的经验；假若电路不大，这类直接绘制gate-level电路图的设计方式或许非常方便，但是Ｎ若是上万个逻辑闸的设计呢？我想那将会是一场十分可怕的梦魇。
工程师希望的是∶能否运用现今电脑强大的运算能力，来帮助人们组合并且分析电路；如此，便可将人类可贵的智慧，运用在更高阶层的事务上。基於此一观点，各种电子设计自动化（Electronic Design Automatic, EDA）及电脑灰霼设计（Computer Auxiliary Design, CAD）等工具哟薆而生，它们使得数位电路的设计进入了高阶设计（high-level design）的新世代。
参考图1Ｎ若读者们熟悉软体工程发展的轨迹，应当可以轻易地看出，数位硬体电路设计方式的演进与其有著极相似的历程∶亦即，其设计切入点（design entry）均有愈往高阶发展的趋势。软体程式设计由早期直接编辑机械码（machine code）到使用组合语言（assembly language），以至於使用现今普遍风行的C或Pascal等高阶程式语言（high-level programming language）；相对地，数位电路设计的发展亦由使用电晶体等离散元件的电晶体层次（transistor-level, 注1）设计，到逻辑闸层次（gate-level, 注2）以至於使用目前最流行的硬体描述语言（Hardware Description Language, HDL），作为其设计流程切入点稚泉阶合成电路设计（high-level synthesis circuit design）。
本篇文章，便是希望针对现今及未来几年数位电路设计的发展趋势－高阶合成电路设计，以其设计流程为主轴Ｎ猀论一些相关的设计概念。为能较完整地描述高阶合成电路设计流程，有必要了解一下Ｎ为其设计切入点的硬体描述语言，及其的演进历程。
注1∶对於ASIC而言，transistor-level底下另有一个与设计相关的层次，称为layout-level。这是因为ASIC内的电晶体，其电器特性与layout有直接的关系。
注2∶也有人称之为logic-level。
